数字集成电路设计研究员(2021届校招)
20-35K
数字集成电路设计研究员(2021届校招) 20-35K
杭州
博士
经验不限
发布于 12月3日
职位描述
电路设计VerilogCadenceCAD通信
数字集成电路设计研究员(2021届校招)
岗位描述:
1. 依照产品定义完成芯片的数字模块、数字接口设计。
2. 根据模块规格要求,完成数字电路详细设计,设计文档的撰写,代码设计。
3. 协助进行数字电路的仿真、FPGA验证、芯片测试等工作。
4. 负责前端设计工作,包括电路综合、时序检查、形式验证等。
5. 对模块集成、验证、测试和调试提供技术支持。
6. 熟悉片上网络(NoC)者优先。
任职资格:
1. 微电子、电路设计、通信、计算机等相关专业优先。
2. 具有扎实的数字电路理论基础,熟悉数字电路IC设计流程。
3. 掌握Verilog语言,熟悉EDA工具(仿真验证/静态时序分析/形式验证等)。
4. 了解后端和模拟电路流程,有物理实现和模块电路的技术基础。
5. 熟悉数字IC设计流程,熟练掌握Synopsys或Cadence EDA工具。
6. 对通信协议和标准有一定的了解者优先。
7. 有数字验证,DFT或数字后端设计经验者优先。
8. 工作认真、积极主动、严谨、敬业、具备团队精神。
链接:https://zp.zhejianglab.com/link.aspx?id=1EDBA8638B0D4212B95D7ED3480B9688
工作地址
杭州市余杭区中国人工智能小镇