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苏州盛科通信股份有限公司(上市企业)正在进行2026年春季校园招聘,主要聚焦通信/运营商及集成电路行业。本次校招涉及苏州、南京、上海等地,岗位涵盖芯片架构设计、后端物理实现、验证、软件开发及SOC设计等核心环节。
苏州盛科通信股份有限公司(上市企业)正在进行2026年春季校园招聘,聚焦集成电路与芯片设计领域。本次招聘涵盖架构设计、后端实现、验证、软件开发及SOC设计等核心环节,工作地点分布于苏州、南京及上海。
本次校招共开放5个核心研发岗位,具体职责如下:
工作地点:苏州市、南京市
核心职责:
负责交换芯片数据通道模块/子系统架构定义及研发文档撰写。
执行模块级RTL编码、IP集成设计,进行综合、时序/面积优化及可测试性设计。
支持数据通道子系统的FPGA原型及硬件加速器测试分析。
配合后端工程师完成布局布线及芯片级攻坚。
关键要求:
精通缓存管理、数据调度、链表实现等设计。
熟悉芯片开发全流程(架构到网表),掌握Verilog/SystemVerilog及VCS、Verdi、DC等工具。
硬性门槛:至少有1款大型芯片的流片经验。
工作地点:上海市
核心职责:
独立主导芯片复杂模块从RTL到GDS的完整Flow。
攻坚模块时序(Timing)、拥塞(Congestion)及设计规则检查(DRC)等关键问题。
参与PD流程搭建、优化及Checklist制定。
关键要求:
系统掌握Floorplan、Place、Power规划、CTS、时序分析、布局布线等后端全流程。
精通Tcl、Perl、Python中至少一种脚本语言。
硬性门槛:至少3年芯片后端APR工作经验,独立完成过多个复杂Block的APR全流程;具备28nm及以下先进工艺节点流片经验。
工作地点:苏州市、南京市
核心职责:
制定验证计划与方案,建立验证环境及框架,完成模块级和芯片级验证。
负责验证用例编写,执行功能/性能/异常测试,收集分析覆盖率。
协助FPGA/硬件加速器工程师完成测试,完成门级仿真和形式验证。
开发高效率脚本优化验证流程。
关键要求:
熟悉芯片开发/验证流程,熟练掌握UVM验证方法学。
熟悉Verilog、SystemVerilog、C语言及Linux环境,掌握VCS、VERDI、DVE等工具。
硬性门槛:3年及以上芯片验证工作经验,至少有2款芯片的流片经验。
工作地点:江苏省苏州市
核心职责:
参与自研交换芯片的产品需求和设计评审。
负责自研交换芯片软件仿真器及配套SAI (Switch Abstraction Interface) 开发。
负责自研交换芯片及其配套SDK的测试。
参与售前/售后应用方案的制定、验证及客户支持。
关键要求:
本科及以上学历,电子信息、计算机、微电子等相关专业。
扎实掌握计算机网络核心理论,具备优秀的C/C++编程能力,熟练运用Python、TCL等脚本。
硬性门槛:2年及以上交换机/交换芯片产品研发领域工作经验。
工作地点:江苏省苏州市
核心职责:
根据规格书撰写设计文档,完成模块RTL编码和IP集成设计。
配合后端进行物理实现改进,协助FPGA原型及硬件加速器环境集成测试。
负责芯片级环境测试及相关技术支持。
关键要求:
熟悉SOC系统架构及主流CPU核(ARM, RISC-V)。
有至少一款SOC芯片流片经验,有高速接口IP(PCIe、DDR等)设计集成经验。
硬性门槛:3年及以上相关经验(根据岗位描述推断,虽未显式写年限,但要求流片经验通常对应资深)。
推荐专业:微电子科学与工程、集成电路设计与集成系统、计算机科学与技术、电子科学与技术、网络工程、电子信息工程。
核心技能栈:
语言:Verilog, SystemVerilog, C, C++, Python, Tcl, Perl, Shell。
工具:VCS, Verdi, Design Compiler (DC), Innovus, ICC2, DVE。
领域知识:UVM验证方法学,以太网交换芯片,路由器芯片,智能网卡,SOC系统总线 (NoC),Cache一致性系统。
经验匹配度:本次校招岗位普遍标注了“3年经验”或“流片经验”,对于纯应届生而言,需重点突出在校期间的高难度项目、实习经历或竞赛成果,证明具备接近社招人员的技术落地能力。
技术深度:面试将深入考察EDA工具使用细节、脚本自动化能力以及对芯片全流程(从架构到GDS)的理解,建议复习相关工具链和验证方法学。
地域选择:根据岗位分布,若目标为后端APR或软件开发,需关注上海或苏州的具体工作地点;若目标为前端设计或验证,苏州和南京均有岗位可选。
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负责交换芯片数据通道模块架构定义、RTL编码、IP集成及FPGA原型测试,需精通缓存管理与芯片全流程。
独立主导芯片复杂模块从RTL到GDS的完整后端流程,攻坚时序与拥塞问题,需掌握先进工艺节点流片经验。
制定验证计划与方案,执行功能/性能测试,完成门级仿真与形式验证,需熟悉UVM及多种EDA调试工具。
负责交换芯片软件仿真器、SAI接口开发及SDK测试,参与售前售后方案制定,需具备C/C++及网络协议知识。
负责SOC系统架构设计、RTL编码、IP集成及FPGA原型测试,需熟悉主流CPU核及高速接口IP设计。
## ✅ 投递建议
2. **技术深度**:面试将深入考察EDA工具使用细节、脚本自动化能力以及对芯片全流程(从架构到GDS)的理解,建议复习相关工具链和验证方法学。
重点关注微电子、集成电路、计算机及电子类相关专业,部分核心岗位(如APR、验证)明确要求3年以上流片或后端经验,应届生需确认是否具备相关实习或项目成果。
面试准备中需重点复习Verilog/SystemVerilog、UVM验证方法学,以及VCS、Innovus、ICC2等主流EDA工具的使用,同时展示Python/TCL/Perl脚本自动化能力。
岗位普遍强调“流片经验”和“复杂Block设计”,简历中应突出参与过从RTL到GDS的完整流程或大型芯片(如以太网/路由器交换芯片)的实际落地案例。
本次校招明确要求本科及以上学历,部分核心研发岗位(如APR、验证、SOC设计)在描述中明确列出了3年及以上工作经验的要求,表明该批次可能更倾向于社招或具备丰富实习经验的应届生。建议求职者仔细核对岗位描述中的“经验要求”一栏,确认是否匹配自身背景。若为应届生,需重点展示在校期间参与的大型芯片项目或流片经历。
根据岗位分布,工作地点主要覆盖江苏省的苏州市和南京市,以及上海市。其中,DP设计、数字IC验证、芯片软件开发和SOC设计岗位主要集中在苏州和南京,而APR工程师岗位明确标注为上海市。求职者需根据目标岗位确认具体的办公地点,并评估通勤或 relocation 的可行性。
技术栈高度聚焦于芯片设计全流程,核心要求包括精通Verilog/SystemVerilog、熟悉UVM验证方法学、掌握Linux环境及Perl/Python/TCL脚本语言。工具方面,必须熟悉VCS、Verdi、Design Compiler (DC)、Innovus、ICC2等主流EDA工具。此外,对以太网交换芯片、路由器芯片或智能网卡芯片的设计/验证经验是重要的加分项。
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